DSA Processor Design Tradeoffs

DSA Processor Design Tradeoffs（领域专用处理器设计取舍）

H&P 核心篇（Day 8–15）覆盖现代 CPU 的传统武器；Day 16 将其与 Cerebras WSE 的 「无武器」SLA 核 对照——体系结构本质是在关键路径上做杠杆最大的取舍，而非堆功能。Von Neumann 控制流 vs 数据流见 Basic Data-Flow Processor。

超标量 CPU 完整数据通路

前端: I-Cache → 分支预测(TAGE) → µop 译码
  ↓
OoO: 重命名 → ROB/RS → Issue Queue → 调度
  ↓
执行: ALU / MUL / FMA / Load-Store / Branch
  ↓
存储: TLB → L1 → L2 → L3 → DRAM
  ↓
提交: ROB 按序 retire（精确异常）

能力/代价矩阵

机制	单核提速（量级）	面积代价	WSE SLA
流水线	~1.5×	1×	极浅指令级流水
乱序执行	~1.5×	~3×	无
分支预测	~1.2×	~0.5×	无（静态数据流）
L1 Cache	~1.5×	~1×	无（48 KB SRAM 直用）
L2/L3	~1.3×	~5×	无
TLB/MMU	~1.05×	~1×	无（Virtual Memory）
Cache 一致性 + Memory Fence	—	~2×	无（无共享地址空间；见 Cache Coherence、Memory Consistency Model、Memory Fence and Barrier）

WSE 交换：失去通用性与单核峰值 GHz → 获得 900K PE、21 PB/s 片上带宽、确定性延迟。

性能瓶颈金字塔

频率 ← 功耗墙（Dennard 终结后停滞）
  ↑ IPC/ILP ← 真实程序 ILP ≈ 2–4
  ↑ 分支预测 ← 98% 易，99.9% 极难
  ↑ Cache 命中 ← AMAT
  ↑ DRAM 带宽 ← AI 真正瓶颈

OoO/Cache/预测是为功耗墙下榨 IPC；AI workload 上内存墙更致命 → WSE 押注 SRAM 而非 DRAM 层次。

算力密度对比（Day 16 估算）

	Intel Golden Cove（估）	WSE-3 PE（估）
面积	~6 mm² @ 5 GHz	~0.01 mm² @ 1 GHz
算力密度	~0.3 GFLOPS/mm²	~100 GFLOPS/mm²

CPU ~80% 面积给 OoO/Cache/预测；PE 100% 给算力——Quantitative Architecture Fundamentals 暗硅/专用化逻辑在 DSA 上的极致。

Software-Managed Everything

传统 CPU（隐式）	WSE/DSA（显式）
malloc + TLB	编译时 PE 数据映射
乱序 + 分支预测	数据流图 / CSL
Cache 定位 + MFENCE	显式 NoC 消息 / PE barrier

设计原则：避免硬件猜测 → 固定可建模延迟 → 复杂性上移到编译器（Deterministic Execution）。WSE 单时钟域近似 Memory Consistency Model 的 SC，以频率与弹性换取软件无需 fence。通用 DNN 加速器若保留可编程性，则通过 per-layer (dataflow, layout) co-switch 换利用率——见 FEATHER Accelerator（与 WSE 固定 spatial 编排不同路径）；固定 Row Stationary 流片基线见 Eyeriss Accelerator（AlexNet 0.0029 DRAM access/MAC）。更广 workload 的 parallel patterns CGRA 见 Plasticine Accelerator（ISCA 2017，相对 FPGA 最高 76.9× Perf/W）。

相关页面

• CPU Pipeline Fundamentals
• Out-of-Order Execution
• Branch Prediction
• Memory Hierarchy and Cache
• Memory Consistency Model — WSE 近似 SC vs 通用 TSO
• Virtual Memory and TLB
• LPU Architecture — 同类 SME 路径
• Eyeriss Accelerator — 固定 RS dataflow CNN 加速器
• FEATHER Accelerator — 可重构 dataflow-layout
• Plasticine Accelerator — parallel patterns CGRA
• TileLoom Compiler — Triton tile DSL + compile-time NoC dataflow planning（Tenstorrent）
• WaferLLM System — 晶圆 mesh LLM：编译器/运行时承担 PLMR 复杂性
• GPU SIMT Architecture — 通用 GPU SIMT vs WSE MIMD（Day 24）
• DNN Accelerator Systolic Dataflow — 脉动/WS·OS·RS、TPU vs SLA（Day 25）
• WSE Quantitative Architecture Analysis — Amdahl/Roofline/Mesh 投射到 WSE（Day 26）
• Superscalar CPU Research (2023-2026) — Golden Cove 侧 SLA 对照与 WSE 控制核 spec 参考

Citations

[1] arch-study-30d-day-16.md — 核心篇阶段总结（Day 16）