FEATHER: A Reconfigurable Accelerator with Data Reordering Support for Low-Cost On-Chip Dataflow Switching
Authors: Jianming Tong, Anirudh Itagi, Prasanth Chatarasi, Tushar Krishna | Affiliations: Georgia Tech; IBM Research | PDF: FEATHER_Reconfigurable_Accelerator_Dataflow_Switching_2024.pdf | arXiv: 2405.13170
一句话总结
FEATHER 用 NEST（2D PE + 行时分共享归约）和 BIRRD（蝶形 arbitrary reduce+reorder）实现每层 (dataflow, layout) co-switch；RIR 在归约阶段隐式写出下一层 concordant layout，消除 Timeloop 忽略 layout 导致的 128× theory-practice 鸿沟，面积仅比固定 Eyeriss-like 基线 +6%。
核心贡献
- 问题量化：dataflow 最优 ≠ 实践最优——bank port 冲突可致 128× 延迟差距；需 per-layer layout reorder（iActs online）
- NEST：local temporal reduction + 行间时分 spatial reduction，2D 阵列共享低成本归约网
- BIRRD + RIR：蝶形网络同时 arbitrary reduction 与 Arbitrary Reorder；reorder 延迟隐藏在 compute reduction 中（非 RAR/off-chip）
- Layoutloop：Timeloop + 物理 buffer 建模 + layout 评估 + dataflow-layout co-search
关键机制
Dataflow (TOPS)
Tiling / Ordering (stationarity) / Parallelism / Shape — 单层设计空间 O(10³⁶)。
Layout 术语
CHW W4H2C2 = inter-line 顺序 C→H→W + intra-line (4,2,2) 展平为 W→H→C。
Reorder 谱系
Fixed → Line Rotation → Transpose → Row Reorder → Arbitrary（FEATHER/BIRRD）
| 实现 | 代价 |
|---|---|
| Off-chip | DRAM 往返 + CPU reorder |
| RAR (Medusa/MTIA/TPUv4) | reorder 在 critical path |
| RIR | oActs 归约时直接写入新 layout |
实验摘要
| 对比 | 结果 |
|---|---|
| Layoutloop: vs NVDLA/Eyeriss/SIGMA | 延迟 1.27–2.89×，能效 1.3–6.43× |
| ZCU104: vs Gemmini / Xilinx DPU | 3.91× / 2.65× 归一化吞吐 |
| vs Edge TPU | 4.56× geomean |
| 面积 vs 固定 Eyeriss-like | +6% |
| 最优 (dataflow,layout) co-switch | 能效 +27–33% |
与 wiki 交叉引用
- FEATHER Accelerator — 架构与 Layoutloop
- Eyeriss Accelerator — 固定 Eyeriss-like RS 基线
- 3D-Stacked AI Chip — 片上 memory bank 利用率
- DSA Processor Design Tradeoffs — 固定 vs 可重构 dataflow
- SpaDA Programming Language — 另一 dataflow 抽象层（WSE/CSL）
Citations
[1] FEATHER_Reconfigurable_Accelerator_Dataflow_Switching_2024.pdf — Tong et al. (2024)