CMP NoC Pareto Design Tradeoffs（片上 CMP NoC 设计权衡）
Balfour & Dally, MICRO 2006。paper-deepdive Day 4 精读：paper-deepdive-day-04.md。论文摘要：balfour-tiled-cmp-noc-tradeoffs.md。
核心立场：NoC 不是「哪个拓扑最好」，而是 area / energy / delay 三维 Pareto 上哪一族配置同时最优。
五大 Pareto 常识（论文结论）
| # | Sweet spot | 说明 |
|---|---|---|
| 1 | Wormhole 流控 | vs circuit / SAF / VCT |
| 2 | 2-stage router | 1-stage 难拉频；深流水线延迟代价大 |
| 3 | Buffer 4–8 flit | 再深能耗升、性能饱和 |
| 4 | Flit 64–128 bit | 再宽能量陡升 |
| 5 | 2D Mesh（CMP 规模） | 拓扑异质化收益小 |
与 Day 3 Hoskote 1-cycle / 5 GHz 并不必然矛盾：Pareto 在 energy×delay 联合空间；工业可牺牲能效换频率。见 NoC Research Methodology。
方法要点
- 解析模型按组件建（拓扑、流控、流水线、缓冲、VC、flit 宽）→ 扫数千配置
- 目标：同时最小化面积、能耗、延迟（Pareto frontier）
- Buffer saturation：过深收益边际为零
对 WSE / 研究的延伸
CMP 域结论是起点；wafer-scale 可加第 4 维（良率/容错、单时钟域、确定性流量）。Mesh 在 CMP 上 Pareto ≠ 在 high-radix 工艺下仍 universal optimal——见 Day 6 High-Radix Clos Adaptive Routing。
相关页面
- NoC Research Methodology and Case Studies — Day 20 读读坐标
- Flow Control Fundamentals / Virtual Channel Flow Control
- Mesh and Torus Topology
- NoC Router Pipeline and Allocators
- Architecture Paper Reading Methodology
- Paper Deep-Dive Map
Citations
[1] paper-deepdive-day-04.md — Balfour MICRO’06 精读（Day 4）